就像狗賽上的兔子誘餌一樣，最苛刻的數據采集系統要求固有地保持在商用集成電路到數字轉換器(ADC)性能的前面。這些極端的要求促使用戶和制造商開發了許多創新的“性能增強”方法，以滿足高端數據采集系統的需求，同時等待下一個性能突破。

一種方法是通過使用多個a /D轉換通道的設計來填充轉換器“插槽”，從而大幅提高采樣率，降低噪聲或擴展動態范圍。隨著單個轉換器的成本、尺寸和功率需求在給定帶寬和分辨率下的降低，以及在越來越多的應用中使用多個轉換器(通常打包在一起)，這種方法變得越來越實用。

本文將討論使用信號平均的多通道方法，以提高分辨率而不損失速度和時間交錯，以提高采樣率而不損失分辨率。這些方法已經產生了體現這些原則的改進規格的產品，例如AD10678 16位，80 msps ADC和AD12500 12位，500 msps ADC。

平均

信噪比(SNR)，以dB為單位，是超聲波和雷達等應用的關鍵性能指標。這些系統中使用的adc可能會受到許多外部噪聲源的影響，包括時鐘噪聲、電源噪聲和布局引起的數字噪聲耦合。只要非相關噪聲源的平方和的平方根(root-sum-square, RSS)小于ADC固有的量化噪聲，輸出平均就能有效地降低整體本底噪聲。

要求更高信噪比的系統通常使用數字后置處理器來求和多個ADC通道的輸出。信號直接相加，而來自單個adc的噪聲(假設是不相關的)作為RSS求和，因此求和提高了整體信噪比。將4個adc的輸出加起來可使信噪比提高6db，即1lsb。AD6645 14位，80-MSPS ADC指定有效位數(ENOB)為12。圖1顯示了如何將4個ad6645加起來以獲得額外的2位分辨率和1位性能。

每個ADC的輸入包括一個信號項(V(S))和一個噪聲項(V(N))。將四個噪聲電壓源相加得到總電壓V(T)，它是四個信號電壓的線性和加上四個噪聲電壓的RSS，即:

（1)

由于V(S) 1 = V(S) 2 = V(S) 3 = V(S)(4)，信號有效地乘以了4，而均方根值相等的轉換器噪聲僅乘以了2，從而將信噪比增加了2倍，即6.02 dB。因此，將四個類似信號相加產生的6.02 db增加(得爾塔SNR)產生一個額外的有效分辨率位。由于信噪比(dB) = 6.02 N + 1.76，其中N為比特數，

(2）

表1顯示了將多個adc的輸出相加后的信噪比。從簡單的角度來看，將四個adc相加是一個顯而易見的選擇。在關鍵情況下，更大的數字也可能更有意義，但這將取決于其他系統規格(包括成本)和可用的電路板空間量。

表1 .信噪比的增加與adc數量的關系

14位ADC的理想信噪比為(6.02 × 14) + 1.76 = 86.04 dB。然而，AD6645數據表指定典型的信噪比僅為74 dB，產生12位的ENOB。

（3）

因此，將四個轉換器的輸出加在一起可以收回一個額外的位，將系統級ENOB推至13位(80 dB)。

當然，這樣的系統除了需要系統原型、鑒定和測試開發之外，還需要設計工作。然而，AD10678集成了4個ad6645、一個時鐘分配系統和一個復雜可編程邏輯器件(CPLD)，該器件已配置為提供高速加法算法。經過充分測試和指定，AD10678以低成本在2.2 × 2.8英寸PCB封裝中可用。圖2所示的FFT(快速傅里葉變換)圖顯示了該轉換器的優異性能，在80 msps時鐘和10 mhz輸入下提供80.22 db信噪比。

除了提高信噪比外，該架構還提供了更高的直流精度。這四個器件的偏置誤差和增益誤差是不相關的，因此以降低噪聲的同樣方式實現了較低的系統偏置誤差和增益誤差。然而，線性度沒有改善，系統的無雜散動態范圍(SFDR)實際上由最差的ADC控制。

這種實現的硬件在PCB上占用了更多的空間，消耗了四倍的功率，但與以四倍的速度平均單個ADC的輸出相比，使用這種技術可能仍然是有利的。盡管如此，在更高的速度下增加的信號采樣數量也將有助于減少與輸入信號一起到達的正常模式噪聲。隨著工藝的改進，新的設計不斷降低adc的核心功率。此外，可用的四角和八進制adc使多adc系統更容易實現，并且減少了空間占用。例如，AD9229四路12位50-MSPS/65-MSPS ADC采用48-LFCSP (7mm × 7mm)封裝。它每通道僅耗散300毫瓦。

雖然通過標準化更高電平的輸入電壓來提高指定信噪比是可行的，但這會給驅動放大器的設計帶來更多的壓力，并且會降低系統級的信噪比，因為信號和噪聲都會被放大。求和架構的一個微妙的好處是，滿量程輸入不必比單個ADC大。

比較硬件和軟件的成本，平均方法可能比數字濾波本身提供一些好處，但它通常可以使工作更容易，即使在提供具有成本效益的處理硬件和軟件的整體系統考慮要求進行濾波時也是如此。

時間交錯

M個adc的時間交錯允許采樣率增加因子M。通過適當地相位每個ADC的時鐘信號，任何標準集成電路ADC類型的最大采樣率都可以乘以系統中ADC的數量。每個ADC所需的適當時鐘相位可以使用以下關系計算:

（4）

例如，采用AD9444 14位80 msps ADC的4通道系統，當單個時鐘以90°(π/2)增量正確排序時，將創建14位320 msps功能。圖3顯示了這類系統的基本框圖。AD12400 /AD12500產品系列中的12位集成解決方案已經利用了時間交錯技術。圖4顯示了AD12500的框圖，其中包括所有必要的adc、時鐘管理、電源和數字后處理功能。

提高ADC系統的采樣率最明顯的好處是采樣帶寬的增加，也稱為奈奎斯特區。增加奈奎斯特區在數字化系統提供了許多好處:數字示波器實現更大的輸入帶寬;軟件定義的系統增加了通道的數量;雷達系統實現了更高的空間分辨率。圖5顯示了在14位320-MSPS ADC系統上22 mhz音調的模擬FFT圖。

該ADC系統的FFT頻譜具有160 MHz的奈奎斯特區。為了便于討論，160 mhz的奈奎斯特區可以分成四個獨立的40 mhz頻段，每個頻段代表單個AD9444以80 MSPS的速率采樣的奈奎斯特區。22兆赫的基音在波段#1。除了基頻外，在圖5中還可以觀察到兩種類型的非諧波失真產物——偏置雜散和像雜散。對于單音輸入信號，這些失真產物的位置可以根據以下關系進行預測:

（5)

(6）

這些失真產品提出了與時間交錯相關的主要挑戰。它們是信道間增益、相位和偏置匹配誤差的直接結果。事實上，這些雜散的大小與誤差的大小成正比(1,2)。例如，一個通道中1%的增益誤差將導致52 dBc的圖像雜散幅度。當系統的頻率計劃涉及到失真所在的頻段時，這些雜散就會成為問題。在這種情況下，必須在開發過程中仔細管理通道到通道的匹配行為。

如果系統性能目標是10位ENOB，并且圖像雜散是主要因素，那么增益匹配必須優于0.1%，相位匹配必須優于0.07度(100 MHz時2 ps)!從實現的角度來看，需要減少或消除許多不同的錯誤源才能達到這種性能水平。

每個ADC的時鐘輸入和輸出的走線的幾何形狀需要匹配，以確保傳播延遲在預算范圍內。雖然時鐘功能相對簡單，但它也可能引入威脅這些性能水平的錯誤。先進的技術，如硅鍺RSECL(減擺ECL)，與同時代的ECL相比，可以在上升、下降和傳播延遲時間方面提供數量級的改進。根據輸入頻率的不同，手動長度調整也可以用來克服光圈延遲誤差。

電源級行為的差異可能需要使用緊容電源，例如安裝在adc附近的線性穩壓器。此外，與溫度相關的行為還需要管理機械設計，以確保adc的溫度匹配緊密。adc本身可能需要對以下一項或全部進行篩選:增益、偏置、孔徑延遲和輸入電容匹配。顯然，篩選四個單獨的adc的所有關鍵參數的嚴格公差是非常困難和昂貴的!這種增加的復雜性和增加的風險必須與系統設計的開發和組件成本目標進行權衡。

對于一組狹窄的操作條件，修剪過程可用于匹配時間交錯ADC系統中的ADC通道。但數字后處理提供了另一種在更廣泛的操作條件下實現緊密通道匹配的方法。高速、可配置的數字平臺，如現場可編程門陣列(fpga)，為集成先進的后處理技術(如高級濾波器組(AFB )提供了方便的工具。

AD12400 12位400-MSPS ADC由兩個高速ADC組成，并利用時間交錯和AFB來達到截至撰寫本文時單個商用ADC尚未達到的性能水平。圖6捕獲了寬帶動態范圍性能數據，并比較了兩種數字匹配技術。14位匹配(86 dBc)是通過“手動調諧”每個通道在128 MHz的增益和相位來實現的，但是性能下降得非常快:12位(74 dBc)性能僅在20 MHz的帶寬下實現。另一方面，當啟用數字匹配時，在整個170-MHz測試范圍內保持優于12位的性能-出色的性能源于精心設計的數字后處理技術。

因此，當系統設計要求的采樣率高于商用單個adc所能處理的采樣率時，時間交錯是值得考慮的。如果需要在整個Nyquist頻段內實現10到12位的性能，那么集成解決方案(如AD12400和AD12500)通過成功地管理與非常嚴格的信道匹配要求相關的困難，提供了時間交錯的好處。

平均vs.時間交錯

我們在這里總結了兩種技術，以實現超出當前可用的單個adc能力的性能。我們還展示了使用這些技術實現的可用高性能多芯片產品的示例。這樣的標準產品是可用的——解決了設計問題并提供了標準規格——這一事實可能足以滿足許多讀者。然而，下面的評論是為那些可能希望使用可用的標準單通道或多通道未提交adc進一步研究這些性能領域的可能性的用戶提供的。

可用于比較拓撲的一個常用度量是信噪比。如果選擇AD9444作為ADC，并且系統設計要求40 mhz帶寬和79 db典型信噪比，則可以考慮平均和時間交錯。這兩種方法都需要使用4個AD9444通道，才能在AD9444固有信噪比的基礎上實現5到6 dB的噪聲改善。由于這兩種方法都可以產生類似的噪聲改善，因此值得考慮次要權衡，以說明典型的設計“交易空間”。

首先，平均方法比時間交錯法實現起來更簡單。平均電路中四個adc的時鐘可以來自一個電阻分配器、一個磁分配器或一個簡單的1:4“扇出”分布IC。時間交錯方法需要使用至少兩個d型觸發器來實現所需的4分和90°測序功能。在某些情況下，可以使用四個額外的觸發器來緩沖時序信號，以保持緊密的時序。為了實現期望的6 dB信噪比改進，時間交錯方法可能采用需要實時乘法器和加法器的數字濾波器(如果系統設計中可用，則需要部分處理時間)。平均方法只需要一個實時加法器，從而大大減少了數字邏輯。

每種降噪技術的有效性也必須仔細考慮。特別是，必須了解每個信道中的噪聲相關水平和帶寬。隨著信道間噪聲相關性的增加，平均方法變得不那么有效。在主要噪聲源為抖動或相位噪聲的系統中，噪聲相關風險會降低信噪比的提高。

時間交錯本質上是將噪聲擴散到四倍帶寬，然后過濾掉未使用的120mhz。在這種情況下，必須研究和理解噪聲頻譜的寬帶特性。如果每個信道噪聲的頻譜內容均勻分布在160 mhz奈奎斯特頻帶上，該技術將產生6 db的信噪比改進。但是，如果噪聲能量分布在40 mhz的目標頻段內更為突出，則可能無法實現6 dB的信噪比改進目標。

在比較這些拓撲時要考慮的另一個重要因素是頻率規劃。如果使用單音系統，并且輸入頻率高于單個ADC采樣率的四分之一(本例中為20 MHz)，則第2、3、4、5和6次諧波落在40 MHz感興趣的頻段之外。因此，它們被數字噪聲濾波器完全減少或去除。此外，上面討論的圖像雜散也落在感興趣的帶之外，因此被過濾。在多音系統中，一些分量也落在感興趣的波段之外，降低了系統的總諧波失真。

總之，平均提供了一種更簡單的方法來實現6 dB的噪聲改進，但是時間交錯提供了幾個優點，在開發系統架構時可能需要考慮這些優點。

多通道數字轉換器系統的應用

多通道adc在提高數據采集系統性能方面發揮了重要作用。尋求更高清晰度的超聲系統總共有128個ADC通道，以獲得更好的簽名。數字示波器制造商已經開發出時間交錯ADC的方法，以適應其高采樣率要求。(4,5)其他接收器系統已經能夠使用頻分多址(FDMA)，采用多個ADC通道來分割其頻帶，減少了每個ADC的輸入帶寬要求，并進一步增加了動態范圍。隨著adc越來越多地用于多通道集成電路四路和八進制封裝，以節省功耗和空間，人們正在開發多通道系統架構，利用它們提供以前無法提供的功能或性能。

進一步查詢

AD6645 datasheet, Devices, Inc。

AD10678 datasheet, Devices, Inc。

信號應用筆記AN018，“通過過采樣和平均提高ADC分辨率。”

“通過減少過量噪聲來增強數字轉換器的動態范圍”，E. Seifert和A. Nauda, IEEE環太平洋通信、計算機和信號處理會議，1989年6月1日-2日。

高速設計技術，編輯沃爾特凱斯特，設備，公司。研討會紀要(1996)，第4章及章;5.

《低噪音電子系統設計》，Motchenbacher and Connelly, Wiley(1993)，第21頁。

“減少數字轉換過程中引入的噪聲和誤差”，Jerry Horn，高性能混合信號設計，www.chipcenter.com。

參考電路

(1) N. Kurosawa等，“時間交錯ADC系統中通道失配效應的顯式分析”，電路與系統學報，第48卷，第3期，2003年3月。

(2)劉志強，“數字后處理技術提高時間交錯A/D的性能”，《對話》，2003年8月

(3) S. Velazquez，“通用射頻接收器的高性能先進濾波器組-數字轉換器”，IEEE SP國際時間-頻率和時間尺度分析研討會，1998,pp 229-232。高級濾波器組(AFB)是V Corp Technologies, Inc .的商標。

(4) 2002年11月1日，“安捷倫科技推出業界首款6-GHz，每通道20-GSa/s示波器和探測測量系統”，安捷倫科技發布。

(5) K. Poulton等，“基于0.18 mm CMOS的20-GS/s 8位ADC”，IEEE國際固態電路會議，2003年2月，pp. 318- 319,496。

致謝

作者要感謝Neal Cornatzer和Ramya Ramachandran在實驗室收集數據方面的幫助。作者還要感謝Brad Brannon在撰寫本文時所提供的技術專長和指導。